ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
每個 APLL 都有一個 40 位分數(shù) N 分頻器，支持高分辨率頻率合成以及超低相位噪聲和抖動。每個 APLL 還能夠在 DPLL 模式下通過的 Σ-Δ 調(diào)制器 (SDM) 控制功能來調(diào)整其 VCO 頻率。在級聯(lián)模式下，每個 APLL 都能夠?qū)⑵?VCO 頻率鎖定到另一個 VCO 頻率。
在自由運行模式下，BAW APLL 使用 XO 輸入作為 VCBO 的初始基準時鐘。BAW APLL 的 PFD 會將分數(shù) N 分頻時鐘與基準時鐘進行比較，并生成一個控制信號?？刂菩盘柦?jīng) BAW APLL 環(huán)路濾波器濾波后產(chǎn)生一個控制電壓，以設(shè)置 VCBO 輸出頻率。SDM 會調(diào)制 N 分頻比來獲得 PFD 輸入與 VCBO 輸出之間所需的分數(shù)比。另一個帶 LC VCO 的傳統(tǒng) APLL 的運行方式與 VCBO 類似。用戶可以選擇 VCBO 時鐘或 XO 時鐘作為基準時鐘。
在 DPLL 模式下，APLL 分數(shù) SDM 由 DPLL 環(huán)路進行控制以使 VCO 頻率鎖定到 DPLL 基準輸入。例如，圖 8-6 展示了 APLL1 或 APLL2 在各自的 DPLL1 或 DPLL2 被禁用時如何從 VCBO 獲取基準。然后，VCO1 或 VCO2 會有效鎖定到 DPLL3 基準輸入（假定 APLL1 或 APLL2 的分數(shù) N 分頻比不會引入合成誤差）。