ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
LMK5C33216AS1 具有兩個(gè)基準(zhǔn)輸入、三個(gè)數(shù)字 PLL (DPLL)、三個(gè)集成了 VCO 的模擬 PLL (APLL) 和 16 個(gè)輸出時(shí)鐘。BAW APLL (APLL3) 使用具有極高品質(zhì)因數(shù)的超高性能 BAW VCO (VCBO)，因此更大限度減少了對外部振蕩器 (XO) 輸入時(shí)鐘的相位噪聲或頻率的依賴性。TI 的 VCBO 技術(shù)可降低整體設(shè)計(jì)成本，以滿足自由運(yùn)行和保持頻率穩(wěn)定性的要求。需要 XO、TCXO 或 OCXO 輸入，并且必須根據(jù)系統(tǒng)保持穩(wěn)定性要求進(jìn)行選擇。每個(gè) APLL 都可以由相應(yīng)的 DPLL 控制，從而允許 APLL 域鎖定到 DPLL 基準(zhǔn)輸入以生成同步時(shí)鐘。每個(gè) APLL 都可以從 XO 端口或另一個(gè) APLL 分頻時(shí)鐘選擇基準(zhǔn)。每個(gè) DPLL 都可以從基準(zhǔn)輸入 INx 中選擇同步輸入基準(zhǔn)，或者通過選擇來自級聯(lián)分頻器之一的反饋來對齊到另一個(gè) APLL 域。
DPLL 基準(zhǔn)輸入多路復(fù)用器支持基于優(yōu)先級和基準(zhǔn)信號監(jiān)控標(biāo)準(zhǔn)的自動(dòng)輸入選擇。也可以通過軟件或引腳控制來手動(dòng)選擇輸入。器件在基準(zhǔn)源之間提供 無中斷切換，以及專有的相位抵消和相位轉(zhuǎn)換控制功能，可實(shí)現(xiàn)出色的相位擴(kuò)展和瞬態(tài)性能。基準(zhǔn)輸入監(jiān)控塊可監(jiān)測時(shí)鐘輸入，在檢測到基準(zhǔn)缺失 (LOR) 時(shí)可執(zhí)行無中斷切換或保持。一旦違反為輸入監(jiān)測器設(shè)置的閾值限制，其中包括頻率、漏脈沖和早期脈沖、矮脈沖和 1PPS（每秒脈沖）檢測器，就會檢測到 LOR 情況?？梢砸罁?jù)基準(zhǔn)時(shí)鐘輸入來設(shè)置和啟用每個(gè)輸入檢測器的閾值限制。調(diào)優(yōu)字歷史記錄監(jiān)測器功能根據(jù)鎖定時(shí)的歷史平均頻率確定進(jìn)入保持狀態(tài)時(shí)的初始輸出頻率精度，從而最大限度減少 LOR 情況期間的頻率和相位干擾。
LMK5C33216AS1 具有 16 個(gè)帶可編程輸出驅(qū)動(dòng)器類型的輸出，最多允許 16 個(gè)差分時(shí)鐘或差分時(shí)鐘與單端時(shí)鐘的組合。最多可以為 4 個(gè)單端 1.8V 或 2.65V LVCMOS 時(shí)鐘（每個(gè)時(shí)鐘來自 OUT0 和 OUT1 的 _P 輸出和 _N 輸出）配置 14 個(gè)差分輸出時(shí)鐘。
每個(gè)輸出時(shí)鐘通過輸出多路復(fù)用器從其中一個(gè)受支持的 APLL/VCO 域獲得。輸出 0 (OUT0) 和輸出 1 (OUT1) 最為靈活，可以從 XO、基準(zhǔn)輸入或任何 APLL 域選擇源。輸出 0 (OUT0) 和輸出 1 (OUT1) 以及 節(jié) 8.3.13 分頻器提供的任何其他差分輸出均支持 SYSREF 或 1PPS 輸出。輸出分頻器具有同步 (SYNC) 功能，允許多個(gè)輸出的相位對齊。零延遲模式 (ZDM) 還可以在提供給 OUT0 的任何 DPLL 時(shí)鐘與所選基準(zhǔn)輸入之間實(shí)現(xiàn)確定性相位對齊。對于 DPLL3，OUT10 上也提供 ZDM 反饋路徑，對于 DPLL2，則是在 OUT4 上提供此路徑。
為了支持 IEEE 1588 PTP 輔助時(shí)鐘或其他時(shí)鐘控制應(yīng)用，DPLL 支持頻率分辨率低于 1ppt（萬億分之一）的 DCO 模式，可通過軟件或引腳控制實(shí)現(xiàn)精確的頻率和相位調(diào)整。LMK5C33216AS1 包括 IEEE 1588 PTP 堆棧同步軟件，可形成完整的網(wǎng)絡(luò)同步器，并提供高精確度、超低抖動(dòng)、遵循主基準(zhǔn)時(shí)鐘源的基準(zhǔn)時(shí)鐘。
該器件通過 I2C 或 SPI 完全可編程，并且支持通過出廠預(yù)編程的內(nèi)部 ROM 頁進(jìn)行啟動(dòng)頻率配置?？删幊痰?EEPROM 覆蓋層 允許對與 APLL 和輸出配置相關(guān)的寄存器進(jìn)行 POR 配置，提供靈活的上電輸出時(shí)鐘。DPLL 配置不由 EEPROM 值設(shè)置，而是根據(jù) ROM 詳細(xì)說明 進(jìn)行初始化，并且使用串行控制接口完全可編程。內(nèi)部 LDO 穩(wěn)壓器提供出色的 PSNR 功能，可降低供電網(wǎng)絡(luò)的成本和復(fù)雜性。通過 GPIO 狀態(tài)引腳和中斷寄存器回讀可以查看時(shí)鐘輸入和 PLL 監(jiān)控狀態(tài)，從而支持全面的診斷功能。