ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
LMK5C33216AS1 可支持 1PPS 至 25MHz 的系統(tǒng)基準(zhǔn)時鐘，包括 JEDEC JESD204B 或 JESD204C SYSREF 時鐘。除 OUT2、OUT3、OUT14 和 OUT15 之外的任何 12 位輸出通道分頻器都可以與單獨的 20 位 SYSREF 分頻器級聯(lián)。應(yīng)設(shè)置靈活的 SYSREF 分頻器值，以便根據(jù)應(yīng)用要求在多個輸出上生成相同的 1PPS/SYSREF 頻率，或生成 SYSREF/1PPS 的不同頻率倍數(shù)。對齊多個 SYSREF 輸出時，設(shè)置 SYSREF_REQ_MODE 0x1A[5:4] = 11 以對 SYSREF 請求進(jìn)行重采樣。如果需要額外的單端輸出，還可以在 GPIO1 或 GPIO2 上復(fù)制 SYSREF/1PPS。SYSREF 請求樣本源 SYSREF_REQ_SEL 0x1A[3:2] 必須設(shè)置為與 SYSREF/1PPS 輸出復(fù)制所需的源相同的源。
可以根據(jù)需要在 GPIO1 或 GPIO2 上復(fù)制 SYSREF 分頻器輸出信號，在啟動后提供額外的單端 3.3V CMOS 時鐘。要配置 SYSREF/1PPS 輸出復(fù)制，必須將 GPIO 作為輸出啟用 (GPIOx_OUTEN = 1)，并且必須有一個有效的 SYSREF 輸出連接到 GPIO 復(fù)制源。通過寄存器編程 (OUT_x_y_SR_GPIO_EN = 1)，SYSREF 復(fù)制源可來自 或 OUT12/13 中正在使用的任何一個 SYSREF 分頻器。GPIOx 復(fù)制的 SYSREF 輸出位于靜態(tài)數(shù)字延遲之后，但在模擬和數(shù)字延遲和脈沖發(fā)生器之前。由于 GPIOx 復(fù)制不支持脈沖 SYSREF 模式，因此輸出為連續(xù)頻率。
正常 SYSREF 和 GPIO 復(fù)制的 SYSREF 之間會有一些較小的固定延遲偏斜。LVCMOS 輸出時鐘是具有大電壓擺幅的非平衡信號；因此該信號會強烈干擾并將噪聲耦合到其他對抖動敏感的差分輸出時鐘上。