ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
在僅 APLL 模式下,外部 XO 輸入源決定了輸出時(shí)鐘的自由運(yùn)行頻率穩(wěn)定性和精度。未使用 DPLL 塊,不會(huì)影響 APLL。APLL 可以在級(jí)聯(lián)模式或獨(dú)立模式下運(yùn)行。通過(guò)控制寄存器寫(xiě)入可獲得每個(gè) APLL 的 DCO。
上電復(fù)位和初始化后,僅 APLL 模式的工作原理如下。如果 APLL1 或 APLL2 如 圖 8-6 所示處于級(jí)聯(lián)模式(DPLL3 也未使用),VCO1 或 VCO2 將跟隨 VCBO 域。APLL 使用位按照以下 APLL 優(yōu)先級(jí)順序鎖定:APLLx_STRT_PRTY。從 VCBO 級(jí)聯(lián) APLL1 或 APLL2 可提供高頻、超低抖動(dòng)基準(zhǔn)時(shí)鐘,從而更大限度減輕可能由性能較低的 XO/TCXO/OCXO 導(dǎo)致的帶內(nèi)相位噪聲/抖動(dòng)降級(jí)。
如果 APLL1 或 APLL2 未級(jí)聯(lián)(如 圖 8-7 所示),VCO1 或 VCO2 將在初始化后按照 APLLx_STRT_PRTY 順序鎖定到 XO 輸入,并獨(dú)立于 BAW APLL 域運(yùn)行。
在沒(méi)有 DPLL 控制的僅 APLL 模式下運(yùn)行時(shí),選擇可編程的 24 位分母 (PLLx_MODE = 0) 而非固定的 40 位分母 (PLLx_MODE = 1) 來(lái)合成精確的頻率比并保持 0ppm 頻率誤差。