ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測量信息
-
8 詳細說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說明
- 8.3.1 振蕩器輸入 (XO)
- 8.3.2 基準(zhǔn)輸入
- 8.3.3 時鐘輸入連接和端接
- 8.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 8.3.5 無中斷切換
- 8.3.6 基準(zhǔn)輸入上的間隙時鐘支持
- 8.3.7 輸入時鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8
PLL 關(guān)系
- 8.3.8.1 PLL 頻率關(guān)系
- 8.3.8.2 模擬 PLL（APLL1、APLL2、APLL3）
- 8.3.8.3 APLL 參考路徑
- 8.3.8.4 APLL 反饋分頻器路徑
- 8.3.8.5 APLL 環(huán)路濾波器（LF1、LF2、LF3）
- 8.3.8.6 APLL 壓控振蕩器（VCO1、VCO2、VCO3）
- 8.3.8.7 APLL VCO 時鐘分配路徑
- 8.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 8.3.8.9 DPLL 時間數(shù)字轉(zhuǎn)換器 (TDC)
- 8.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 8.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 8.3.9 輸出時鐘分配
- 8.3.10 輸出源多路復(fù)用器
- 8.3.11 輸出通道多路復(fù)用器
- 8.3.12 輸出分頻器 (OD)
- 8.3.13 SYSREF/1PPS 輸出
- 8.3.14 輸出延遲
- 8.3.15 時鐘輸出驅(qū)動器
- 8.3.16 時鐘輸出連接和端接
- 8.3.17 無毛刺輸出時鐘啟動
- 8.3.18 LOL 期間輸出自動靜音
- 8.3.19 輸出同步 (SYNC)
- 8.3.20 零延遲模式 (ZDM)
- 8.3.21 DPLL 可編程相位延遲
- 8.3.22 歷時計數(shù)器 (TEC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應(yīng)用和實施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
3 說明
LMK5C33216AS1 是一款高性能網(wǎng)絡(luò)同步器和抖動清除器，旨在滿足無線通信和基礎(chǔ)設(shè)施應(yīng)用的嚴格要求。
該器件附帶軟件支持，用于實現(xiàn) IEEE-1588 PTP 同步到主基準(zhǔn)時鐘源。如需更多信息，請聯(lián)系 TI。
器件集成了 3 個 DPLL 和 3 個 APLL，可通過可編程環(huán)路帶寬 (LBW) 提供無中斷切換和抖動衰減功能，具備一個外部環(huán)路濾波器，充分提升了靈活性和易用性。
APLL3 具有超高性能 PLL 和 TI 專有的體聲波 (BAW) 技術(shù)。BAW APLL 可以生成 491.52MHz 輸出時鐘，其 RMS 抖動典型值為 40fs / 最大值為 60fs（12kHz 至 20MHz），而不受 DPLL 基準(zhǔn)輸入的頻率和抖動特性的影響。APLL2 和 APLL1（傳統(tǒng) LC VCO）提供用于第二或第三頻率域和/或同步域的選項。
基準(zhǔn)驗證電路會監(jiān)測 DPLL 基準(zhǔn)輸入，并在檢測到或丟失輸入時自動執(zhí)行無中斷切換。零延遲模式 (ZDM) 可控制輸入和輸出之間的相位關(guān)系。
該器件可通過 I2C 或 SPI 進行全面編程。集成的 EEPROM 可用于自定義系統(tǒng)啟動時鐘。該器件還具有出廠默認的 ROM 配置文件作為備用選項。
(1) 有關(guān)更多信息，請參閱節(jié) 12。
(2) 封裝尺寸（長 × 寬）為標(biāo)稱值，并包括引腳（如適用）。
LMK5C33216AS1 典型系統(tǒng)方框圖