ZHCSWQ7A June 2024 – December 2024 TDA4APE-Q1 , TDA4VPE-Q1
PRODUCTION DATA
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
參數(shù) | 最小值 | 最大值 | 單位 | |
---|---|---|---|---|
輸出條件 | ||||
CL | 輸出負(fù)載電容 | 2 | 5 | pF |
PCB 連接要求 | ||||
td(Trace Mismatch) | 所有布線(xiàn)之間的傳播延遲不匹配 | 200 | ps |
表 6-97 和圖 6-116 假設(shè)在建議運(yùn)行條件和電氣特性條件下進(jìn)行測(cè)試。
編號(hào) | 參數(shù) | 最小值 | 最大值 | 單位 | |
---|---|---|---|---|---|
1.8V 模式 | |||||
DBTR1 | tc(TRC_CLK) | TRC_CLK 周期時(shí)間 | 6.50 | ns | |
DBTR2 | tw(TRC_CLKH) | 脈沖寬度,TRC_CLK 高電平 | 2.50 | ns | |
DBTR3 | tw(TRC_CLKL) | 脈沖寬度,TRC_CLK 低電平 | 2.50 | ns | |
DBTR4 | tosu(TRC_DATAV-TRC_CLK) | 輸出建立時(shí)間,TRC_DATA 到 TRC_CLK 邊沿有效的時(shí)間 | 0.81 | ns | |
DBTR5 | toh(TRC_CLK-TRC_DATAI) | 輸出保持時(shí)間,TRC_CLK 邊沿到 TRC_DATA 無(wú)效 | 0.81 | ns | |
DBTR6 | tosu(TRC_CTLV-TRC_CLK) | 輸出建立時(shí)間,TRC_CTL 到 TRC_CLK 邊沿有效的時(shí)間 | 0.81 | ns | |
DBTR7 | toh(TRC_CLK-TRC_CTLI) | 輸出保持時(shí)間,TRC_CLK 邊沿到 TRC_CTL 無(wú)效 | 0.81 | ns | |
3.3V 模式 | |||||
DBTR1 | tc(TRC_CLK) | TRC_CLK 周期時(shí)間 | 9.75 | ns | |
DBTR2 | tw(TRC_CLKH) | 脈沖寬度,TRC_CLK 高電平 | 4.13 | ns | |
DBTR3 | tw(TRC_CLKL) | 脈沖寬度,TRC_CLK 低電平 | 4.13 | ns | |
DBTR4 | tosu(TRC_DATAV-TRC_CLK) | 輸出建立時(shí)間,TRC_DATA 到 TRC_CLK 邊沿有效的時(shí)間 | 1.22 | ns | |
DBTR5 | toh(TRC_CLK-TRC_DATAI) | 輸出保持時(shí)間,TRC_CLK 邊沿到 TRC_DATA 無(wú)效 | 1.22 | ns | |
DBTR6 | tosu(TRC_CTLV-TRC_CLK) | 輸出建立時(shí)間,TRC_CTL 到 TRC_CLK 邊沿有效的時(shí)間 | 1.22 | ns | |
DBTR7 | toh(TRC_CLK-TRC_CTLI) | 輸出保持時(shí)間,TRC_CLK 邊沿到 TRC_CTL 無(wú)效 | 1.22 | ns |