ZHCSWQ7A June 2024 – December 2024 TDA4APE-Q1 , TDA4VPE-Q1
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
晶體電路的設計必須能夠向晶體施加適當?shù)娜菪载撦d,如晶體制造商所定義的。該電路的容性負載 CL 是分立式電容器 CL1、CL2 以及一些寄生電容的組合。將晶體電路元件到 OSC1_XI 和 OSC1_XO 的 PCB 信號引線具有接地寄生電容、CPCBXI 和 CPCBXO,PCB 設計人員應該能夠提取每條信號引線的寄生電容。OSC1 電路和器件封裝具有組合的接地寄生電容、CPCBXI 和 CPCBXO,表 6-24 定義了這些寄生電容值。
在選擇圖 6-28 中的負載電容器 CL1 和 CL2 時應滿足以下公式。公式中的 CL 是晶體制造商指定的負載。
CL = [(CL1 + CPCBXI + CXI) × (CL2 + CPCBXO + CXO)] / [(CL1 + CPCBXI + CXI) + (CL2 + CPCBXO + CXO)]
要確定 CL1 和 CL2 的值,請將容性負載值 CL 乘以 2。使用該結果,減去 CPCBXI + CXI 的組合值可確定 CL1 的值,減去 CPCBXO + CXO 的組合值可確定 CL2 的值。例如,如果 CL = 10pF,CPCBXI = 2.9pF,CXI = 0.5pF,CPCBXO = 3.7pF,CXO = 0.5pF,則 CL1 的值 = [(2CL) - (CPCBXI + CXI)] = [(2 × 10pF) - 2.9pF - 0.5pF)] = 16.6pF,CL2 = [(2CL) - (CPCBXO + CXO)] = [(2 × 10pF) - 3.7pF - 0.5pF)] = 15.8pF