ZHCSWQ7A June 2024 – December 2024 TDA4APE-Q1 , TDA4VPE-Q1
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
如需進一步詳細了解器件八路串行外設(shè)接口的特性和其他說明信息,請參閱信號說明和詳細說明 中的相應(yīng)小節(jié)。
表 6-98 表示 OSPI 時序條件。
參數(shù) | 最小值 | 最大值 | 單位 | ||
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輸入條件 | |||||
SRI | 輸入壓擺率 | 3.3V,所有模式 | 2 | 6 | V/ns |
1.8V,具有 DQS 的 PHY 數(shù)據(jù)訓(xùn)練 DDR | 0.75 | 6 | V/ns | ||
1.8V,所有其他模式 | 1 | 6 | V/ns | ||
輸出條件 | |||||
CL | 輸出負載電容 | 所有模式 | 3 | 10 | pF |
PCB 連接要求 | |||||
td(Trace Delay) | 傳播延遲 OSPI_CLK 布線 | 無環(huán)回; 內(nèi)部焊盤環(huán)回 | 450 | ps | |
傳播延遲 OSPI_LBCLKO 布線 | 外部電路板環(huán)回 | 2*L-30(2) | 2*L+30(2) | ps | |
傳播延遲 OSPI_DQS 布線 | DQS | L-30(2) | L+30(2) | ps | |
td(Trace Mismatch Delay) | 傳播延遲不匹配 OSPI_D[i:0](1)、OSPI_CSn 相對于 OSPI_CLK | 所有模式 | 60 | ps |