ZHCSWQ7A June 2024 – December 2024 TDA4APE-Q1 , TDA4VPE-Q1
PRODUCTION DATA
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
晶體電路的設(shè)計(jì)還必須使其不超過表 6-23 中定義的 OSC1 工作條件的最大并聯(lián)電容。晶體電路的并聯(lián)電容 Cshunt 是晶體并聯(lián)電容和寄生作用的組合。將晶體電路組件連接到 OSC1 的 PCB 信號(hào)引線彼此之間存在互寄生電容 CPCBXIXO,PCB 設(shè)計(jì)人員應(yīng)該能夠提取這些信號(hào)引線之間的互寄生電容。器件封裝還具有互寄生電容 CXIXO,表 6-24 定義了該互寄生電容值。
PCB 布線的設(shè)計(jì)應(yīng)盡量減消 XI 和 XO 信號(hào)引線之間的互電容。這通常是通過使信號(hào)引線較短并且使其不相互靠近來實(shí)現(xiàn)的。當(dāng)布局要求這些信號(hào)靠近布線時(shí),還可以通過在這些信號(hào)之間放置接地引線來盡可能減小互電容。在選擇晶體時(shí),應(yīng)盡量減小 PCB 上的互電容以提供盡可能大的裕度,這一點(diǎn)非常重要。
應(yīng)選擇滿足以下公式的晶體。公式中的 CO 是晶體制造商指定的最大并聯(lián)電容。
Cshunt ≥ CO + CPCBXIXO + CXIXO
例如,當(dāng)所使用的晶體為 25MHz,ESR = 30?,CPCBXIXO = 0.04pF,CXIXO = 0.01pF,晶體的并聯(lián)電容小于或等于 6.95pF 時(shí),應(yīng)滿足該公式。