ZHCSWQ7A June 2024 – December 2024 TDA4APE-Q1 , TDA4VPE-Q1
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
如需進一步詳細了解器件 LPDDR4 存儲器接口的特性和其他說明信息,請參閱信號說明和詳細說明 中的相應(yīng)小節(jié)。
該器件具有用于連接 LPDDR4 的專用接口,支持符合 JEDEC JESD209-4B 標(biāo)準(zhǔn)且具有以下特性的 LPDDR4 SDRAM 器件:
表 6-31 和圖 6-41 說明了 DDRSS 的開關(guān)特性。
編號 | 參數(shù) | DDR 類型 | 最小值 | 最大值 | 單位 | |
---|---|---|---|---|---|---|
1 | tc(DDR_CKP/DDR_CKN) | 周期時間,DDR0_CKP 和 DDR0_CKN | LPDDR4 | 0.468(1) | 3.003 | ns |
有關(guān)更多信息,請參閱器件 TRM 的存儲器控制器 一章中的 DDR 子系統(tǒng) (DDRSS) 一節(jié)。