ZHCSWQ7A June 2024 – December 2024 TDA4APE-Q1 , TDA4VPE-Q1
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
表 6-74、圖 6-90、表 6-75 和圖 6-91 說明了 MMC1/2 的時(shí)序要求和開關(guān)特性 - UHS-I SDR12 模式。
編號 | 最小值 | 最大值 | 單位 | ||
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SDR121 | tsu(cmdV-clkH) | 建立時(shí)間,在 MMC[x]_CLK 上升沿之前 MMC[x]_CMD 有效 | 5.46 | ns | |
SDR122 | th(clkH-cmdV) | 保持時(shí)間,在 MMC[x]_CLK 上升沿之后 MMC[x]_CMD 有效 | 1.67 | ns | |
SDR123 | tsu(dV-clkH) | 建立時(shí)間,在 MMC[x]_CLK 上升沿之前 MMC[x]_DAT[3:0] 有效 | 5.46 | ns | |
SDR124 | th(clkH-dV) | 保持時(shí)間,在 MMC[x]_CLK 上升沿之后 MMC[x]_DAT[3:0] 有效 | 1.67 | ns |
編號 | 參數(shù) | 最小值 | 最大值 | 單位 | |
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fop(clk) | 工作頻率,MMC[x]_CLK | 25 | MHz | ||
SDR125 | tc(clk) | 周期時(shí)間,MMC[x]_CLK | 40 | ns | |
SDR126 | tw(clkH) | 脈沖持續(xù)時(shí)間,MMC[x]_CLK 高電平 | 18.7 | ns | |
SDR127 | tw(clkL) | 脈沖持續(xù)時(shí)間,MMC[x]_CLK 低電平 | 18.7 | ns | |
SDR128 | td(clkH-cmdV) | 延遲時(shí)間,MMC[x]_CLK 上升沿到 MMC[x]_CMD 轉(zhuǎn)換 | 1.2 | 13.55 | ns |
SDR129 | td(clkH-dV) | 延遲時(shí)間,MMC[x]_CLK 上升沿到 MMC[x]_DAT[3:0] 轉(zhuǎn)換 | 1.2 | 13.55 | ns |