ZHCSWQ7A June 2024 – December 2024 TDA4APE-Q1 , TDA4VPE-Q1
PRODUCTION DATA
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
編號(hào) | 參數(shù) | 說(shuō)明 | 模式 | 最小值 | 最大值 | 單位 |
---|---|---|---|---|---|---|
O1 | tc(CLK) | 周期時(shí)間,CLK | 1.8V | 19 | ns | |
3.3V | 19 | ns | ||||
O2 | tw(CLKL) | 脈沖持續(xù)時(shí)間,CLK 低電平 | ((0.475P(1)) - 0.3) | ns | ||
O3 | tw(CLKH) | 脈沖持續(xù)時(shí)間,CLK 高電平 | ((0.475P(1)) - 0.3) | ns | ||
O4 | td(CLK-CSn) | 延遲時(shí)間,CSn 有效邊沿到 CLK 上升沿 | 1.8V | ((0.475P(1)) + (0.975M(2)R(4)) + (0.028TD(5)) - 1) | ((0.525P(1)) + (1.025M(2)R(4)) + (0.055TD(5)) + 1) | ns |
3.3V | ((0.475P(1)) + (0.975M(2)R(4)) + (0.028TD(5)) - 1) | ((0.525P(1)) + (1.025M(2)R(4)) + (0.055TD(5)) + 1) | ns | |||
O5 | td(CLK-CSn) | 延遲時(shí)間,CLK 上升沿到 CSn 無(wú)效邊沿 | 1.8V | ((0.475P(1)) + (0.975N(3)R(4)) + (0.055TD(5)) - 1) | ((0.525P(1)) + (1.025N(3)R(4)) + (0.028TD(5)) + 1) | ns |
3.3V,OSPI0 DDR TX; 3.3V,OSPI1 DDR TX |
((0.475P(1)) + (0.975N(3)R(4)) + (0.055TD(5)) - 1) | ((0.525P(1)) + (1.025N(3)R(4)) + (0.028TD(5)) + 1) | ns | |||
O6 | td(CLK-D) | 延遲時(shí)間,CLK 有效邊沿到 D[i:0] 轉(zhuǎn)換(6) | 1.8V,OSPI0 DDR TX; 1.8V,OSPI1 DDR TX |
-7.71 | -1.56 | ns |
3.3V,OSPI0 DDR TX; 3.3V,OSPI1 DDR TX |
-7.71 | -1.56 | ns |