ZHCSWQ7A June 2024 – December 2024 TDA4APE-Q1 , TDA4VPE-Q1
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
表 6-92、圖 6-109、表 6-93 和圖 6-110 展示了 OSPI0 的時序要求和開關(guān)特性 – Tap DDR 模式。
編號 | 模式 | 最小值 | 最大值 | 單位 | ||
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O13 | tsu(D-CLK) | 建立時間,在有效 OSPI0/1_CLK 邊沿之前 OSPI0/1_D[7:0] 有效 | 無環(huán)回 | (17.04 - (0.975T(1)R(2))) | ns | |
O14 | th(CLK-D) | 保持時間,在有效 OSPI0/1_CLK 邊沿之后 OSPI0/1_D[7:0] 有效 | 無環(huán)回 | (–3.16 + (0.975T(1)R(2))) | ns |
編號 | 參數(shù) | 模式 | 最小值 | 最大值 | 單位 | |
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O1 | tc(CLK) | 周期時間,OSPI0/1_CLK | 40 | ns | ||
O2 | tw(CLKL) | 脈沖持續(xù)時間,OSPI0/1_CLK 低電平 | ((0.475P(1)) - 0.3) | ns | ||
O3 | tw(CLKH) | 脈沖持續(xù)時間,OSPI0/1_CLK 高電平 | ((0.475P(1)) - 0.3) | ns | ||
O4 | td(CSn-CLK) | 延遲時間,OSPI0/1_CSn[3:0] 有效邊沿到 OSPI0/1_CLK 上升沿 | ((0.475P(1)) + ((0.975M(2)R(4)) - 1) | ((0.525P(1)) + (1.025M(2)R(4)) + 1) | ns | |
O5 | td(CLK-CSn) | 延遲時間,OSPI0/1_CLK 上升沿到 OSPI0/1_CSn[3:0] 無效邊沿 | ((0.475P(1)) + (0.975N(3)R(4)) - 1) | ((0.525P(1)) + (1.025N(3)R(4)) + 1) | ns | |
O6 | td(CLK-D) | 延遲時間,OSPI0/1_CLK 有效邊沿到 OSPI0/1_D[7:0] 轉(zhuǎn)換 | (–5.04 + (0.975(T(5) + 1)R(4)) - (0.525P(1))) | (3.64 + (1.025(T(5) + 1)R(4)) - (0.475P(1))) | ns |