ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測(cè)量信息
-
8 詳細(xì)說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說明
- 8.3.1 振蕩器輸入 (XO)
- 8.3.2 基準(zhǔn)輸入
- 8.3.3 時(shí)鐘輸入連接和端接
- 8.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 8.3.5 無中斷切換
- 8.3.6 基準(zhǔn)輸入上的間隙時(shí)鐘支持
- 8.3.7 輸入時(shí)鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8
PLL 關(guān)系
- 8.3.8.1 PLL 頻率關(guān)系
- 8.3.8.2 模擬 PLL（APLL1、APLL2、APLL3）
- 8.3.8.3 APLL 參考路徑
- 8.3.8.4 APLL 反饋分頻器路徑
- 8.3.8.5 APLL 環(huán)路濾波器（LF1、LF2、LF3）
- 8.3.8.6 APLL 壓控振蕩器（VCO1、VCO2、VCO3）
- 8.3.8.7 APLL VCO 時(shí)鐘分配路徑
- 8.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 8.3.8.9 DPLL 時(shí)間數(shù)字轉(zhuǎn)換器 (TDC)
- 8.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 8.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 8.3.9 輸出時(shí)鐘分配
- 8.3.10 輸出源多路復(fù)用器
- 8.3.11 輸出通道多路復(fù)用器
- 8.3.12 輸出分頻器 (OD)
- 8.3.13 SYSREF/1PPS 輸出
- 8.3.14 輸出延遲
- 8.3.15 時(shí)鐘輸出驅(qū)動(dòng)器
- 8.3.16 時(shí)鐘輸出連接和端接
- 8.3.17 無毛刺輸出時(shí)鐘啟動(dòng)
- 8.3.18 LOL 期間輸出自動(dòng)靜音
- 8.3.19 輸出同步 (SYNC)
- 8.3.20 零延遲模式 (ZDM)
- 8.3.21 DPLL 可編程相位延遲
- 8.3.22 歷時(shí)計(jì)數(shù)器 (TEC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應(yīng)用和實(shí)施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機(jī)械、封裝和可訂購(gòu)信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購(gòu)信息
5 引腳配置和功能
圖 5-1 LMK5C33216AS1 RGC 封裝 64 引腳 VQFN 頂視圖表 5-1 LMK5C33216AS1 引腳功能
| 引腳 | 類型(1) | 說明 | |
|---|---|---|---|
| 名稱 | 編號(hào) | ||
| POWER | |||
| VDDO_0_1 | 1 | P | OUT0 和 OUT1 的電源。連接到電源；不保持懸空或連接到 GND。 |
| VDD_APLL1_XO | 8 | P | XO 和 APLL1 的電源。連接到電源；不保持懸空或連接到 GND。 |
| VDDO_2_3 | 11 | P | OUT2 和 OUT3 的電源。連接到電源；不保持懸空或連接到 GND。 |
| VDD_APLL2 | 23 | P | APLL2 的電源 |
| VDDO_4_TO_7 | 28 | P | OUT4 至 OUT7 的電源 |
| VDD_IN0 | 33 | P | IN0 DPLL 基準(zhǔn)的電源 |
| VDD_IN1 | 37 | P | IN1 DPLL 基準(zhǔn)的電源 |
| VDD_DIG | 41 | P | 數(shù)字的電源。連接到電源；不保持懸空或連接到 GND。 |
| VDDO_14_15 | 44 | P | OUT14 和 OUT15 的電源 |
| VDD_APLL3 | 47 | P | APLL3 的電源 (BAW APLL)。連接到電源；不保持懸空或連接到 GND。 |
| VDDO_8_TO_13 | 55 | P | OUT8 至 OUT13 的電源 |
| DAP | 不適用 | G | 接地 |
| 核心塊(2) | |||
| LF1 | 6 | A | APLL1 的外部環(huán)路濾波器電容。建議電容值為 100nF。更多詳細(xì)信息，請(qǐng)參閱APLL 環(huán)路濾波器（LF1、LF2、LF3）。 |
| CAP_APLL1 | 7 | A | APLL1 VCO 的 LDO 旁路電容器。建議的電容值為 10μF。 |
| LF2 | 19 | A | APLL2 的外部環(huán)路濾波器電容。建議電容值為 100nF。更多詳細(xì)信息，請(qǐng)參閱APLL 環(huán)路濾波器（LF1、LF2、LF3）。 |
| CAP3_APLL2 | 20 | A | APLL2 VCO 的內(nèi)部偏置旁路電容器。建議的電容值為 10μF。 |
| CAP2_APLL2 | 21 | A | APLL2 VCO 的內(nèi)部偏置旁路電容器。建議的電容值為 10μF。 |
| CAP1_APLL2 | 22 | A | APLL2 VCO 的 LDO 旁路電容器。建議的電容值為 10μF。 |
| CAP_DIG | 40 | A | 數(shù)字內(nèi)核邏輯的 LDO 旁路電容器。建議的電容值為 10uF。 |
| CAP_APLL3 | 48 | A | BAW APLL 的內(nèi)部偏置旁路電容器。建議的電容值為 10μF。 |
| LF3 | 49 | A | BAW APLL 的外部環(huán)路濾波器電容。建議電容值為 470nF。更多詳細(xì)信息，請(qǐng)參閱APLL 環(huán)路濾波器（LF1、LF2、LF3）。 |
| 輸入塊 | |||
| XO | 9 | I | XO/TCXO/OCXO 輸入引腳，請(qǐng)參閱振蕩器輸入 (XO) 以配置內(nèi)部 XO 輸入終端。 |
| IN0_P | 34 | I | DPLLx 的主參考輸入或緩沖至 OUT0 或 OUT1 的主參考輸入。請(qǐng)參閱基準(zhǔn)輸入 以配置內(nèi)部基準(zhǔn)輸入終端。 |
| IN0_N | 35 | I | |
| IN1_N | 38 | I | DPLLx 的次參考輸入或緩沖至 OUT0 或 OUT1 的次級(jí)參考輸入。請(qǐng)參閱基準(zhǔn)輸入 以配置內(nèi)部基準(zhǔn)輸入終端。 |
| IN1_P | 39 | I | |
| 輸出塊 | |||
| OUT0_P | 2 | O | 時(shí)鐘輸出 0。來自 DPLL 參考輸入、XO、BAW APLL、APLL2 或 APLL1。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS、HCSL、1.8V LVCMOS 或 2.65V LVCMOS。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。 |
| OUT0_N | 3 | O | |
| OUT1_N | 4 | O | 時(shí)鐘輸出 1。來自 DPLL 參考輸入、XO、BAW APLL、APLL2 或 APLL1。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS、HCSL、1.8V LVCMOS 或 2.65V LVCMOS。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。 |
| OUT1_P | 5 | O | |
| OUT2_P | 12 | O | 時(shí)鐘輸出 2。來自 BAW APLL 和 APLL2。可編程格式：AC-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。 |
| OUT2_N | 13 | O | |
| OUT3_N | 14 | O | 時(shí)鐘輸出 3。來自 BAW APLL 和 APLL2。可編程格式：AC-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。 |
| OUT3_P | 15 | O | |
| OUT5_P | 24 | O | 時(shí)鐘輸出 5。來自 BAW APLL 或 APLL2。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。 |
| OUT5_N | 25 | O | |
| OUT4_N | 26 | O | 時(shí)鐘輸出 4。來自 BAW APLL 或 APLL2。支持 SYSREF/1PPS 輸出。可編程格式：AC-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。 |
| OUT4_P | 27 | O | |
| OUT6_P | 29 | O | 時(shí)鐘輸出 6。來自 BAW APLL 或 APLL2。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。 |
| OUT6_N | 30 | O | |
| OUT7_N | 31 | O | 時(shí)鐘輸出 7。來自 BAW APLL 或 APLL2。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。 |
| OUT7_P | 32 | O | |
| OUT14_P | 42 | O | 時(shí)鐘輸出 14。來自 BAW APLL、APLL2 和 APLL1?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS 或 HCSL。如需有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出 (OUTx_P/N)。 |
| OUT14_N | 43 | O | |
| OUT15_N | 45 | O | 時(shí)鐘輸出 15。來自 BAW APLL、APLL2 或 APLL1。可編程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出 (OUTx_P/N)。 |
| OUT15_P | 46 | O | |
| OUT8_P | 51 | O | 時(shí)鐘輸出 8。來自 BAW APLL 或 APLL2。支持 SYSREF/1PPS 輸出。可編程格式：AC-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。 |
| OUT8_N | 52 | O | |
| OUT9_N | 53 | O | 時(shí)鐘輸出 9。來自 BAW APLL 或 APLL2。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。 |
| OUT9_P | 54 | O | |
| OUT10_P | 56 | O | 時(shí)鐘輸出 10。來自 BAW APLL 或 APLL2。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。 |
| OUT10_N | 57 | O | |
| OUT11_N | 58 | O | 時(shí)鐘輸出 11。來自 BAW APLL 或 APLL2。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。 |
| OUT11_P | 59 | O | |
| OUT12_P | 60 | O | 時(shí)鐘輸出 12。來自 BAW APLL 或 APLL2。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。 |
| OUT12_N | 61 | O | |
| OUT13_N | 62 | O | 時(shí)鐘輸出 13。來自 BAW APLL 或 APLL2。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。 |
| OUT13_P | 63 | O | |
| 邏輯控制/狀態(tài) | |||
| GPIO2(3) | 10 | I/O、S | POR：請(qǐng)參閱ROM 詳細(xì)說明 正常運(yùn)行：GPIO 輸入或輸出 |
| SDIO(4) | 16 | I/O | SPI 輸入或 I2C 數(shù)據(jù) (SDA) |
| SCK(4) | 17 | I | SPI 或 I2C 時(shí)鐘 (SCL) |
| SCS_ADD(3) | 18 | I，S | POR：I2C 地址選擇（請(qǐng)參閱GPIO1 和 SCS_ADD 功能 和I2C 串行接口） 正常運(yùn)行：SPI 芯片選擇（2 態(tài)） |
| PD# | 36 | I | 器件斷電（低電平有效），內(nèi)部 200kΩ 上拉電阻連接至 VCC |
| GPIO0(3) | 50 | I/O、S | POR：請(qǐng)參閱ROM 詳細(xì)說明 正常運(yùn)行：GPIO 輸入或輸出 |
| GPIO1(3) | 64 | I/O、S | POR：請(qǐng)參閱GPIO1 和 SCS_ADD 功能 正常運(yùn)行：GPIO 輸入或輸出 |
(1) P = 電源，G = 接地，I = 輸入、O = 輸出，I/O = 輸入或輸出，A = 模擬，S = 配置。
(2) 不要對(duì)內(nèi)核引腳應(yīng)用外部激勵(lì)。這些對(duì)性能有嚴(yán)格要求的引腳并非設(shè)計(jì)用于滿足正常閂鎖測(cè)試合規(guī)性水平。為了獲得出色濾波性能，電容器應(yīng)靠近 IC 放置。
(3) 在源斜坡期間啟用 3 電平模式時(shí)或當(dāng) PD 號(hào)為低電平時(shí)：555kΩ 內(nèi)部分壓器連接至 VCC，且 201kΩ 連接至 GND。當(dāng)啟用 2 電平輸入模式時(shí)：內(nèi)部 408kΩ 下拉電阻連接至 GND。
(4) 670kΩ 上拉電阻連接至內(nèi)部 2.6V LDO。